SiLabs punta a comunicazioni a 56Gbit / s con chip di clock a basso jitter

Si5391 è un generatore di clock 'any-frequency' con un massimo di 12 uscite e un jitter di fase RMS sub-100fs.

Una versione calibrata con precisione ("grado P") in genere raggiunge il jitter di fase 69fs RMS e può creare le frequenze primarie necessarie nei progetti di serdes a 56Gbit / s. L'azienda lo descrive come un vero e proprio "clock-tree-on-a-chip" sub-100 fs che soddisfa i requisiti di jitter dell'orologio di riferimento PAM-4 56G con margine.

Si5395 / 4/2 sono attenuatori di jitter per l'infrastruttura Internet in grado di generare qualsiasi combinazione di frequenze di uscita da qualsiasi frequenza di ingresso mentre si fornisce un jitter di fase 90fs RMS. Ancora una volta, i dispositivi P-grade offrono un jitter tipico di fase 69fs RMS.

La famiglia VCXO e XO Si56x 'Ultra Series' è personalizzabile a qualsiasi frequenza fino a 3GHz, supportando il doppio della gamma di frequenza operativa dei precedenti prodotti VCXO di Silicon Labs con metà del jitter, secondo la ditta.

Sono disponibili in opzioni singole, doppie, quadruple e I2C programmabili nelle versioni 5 x 7 mm e 3,2 x 5 mm. L'utilizzo di una confezione standard significa che lasceranno cadere alcuni socket occupati da precedenti XO, VCXO e VCSO. Il tipico jitter di fase è pari a 90 fps.

La famiglia SiOx Ultra Series XO è destinata ad applicazioni che richiedono stabilità più stretta e affidabilità garantita a lungo termine, come OTN (Optical Transport Network), apparecchiature a banda larga, data center e sistemi industriali.

Sono costruiti appositamente per PAM-4 a 56 Gbit / s (modulazione di ampiezza dell'impulso a quattro livelli) per aumentare la velocità in bit per canale mantenendo costante la larghezza di banda. Il tipico jitter di fase è pari a 80 fs.